一种高性能低功耗全扫描电路测试方法
吴勇，尤志强*
作者简介：吴勇，(1985-)，男，硕士研究生，研究方向：集成电路设计与测试. E-mail: wuyong2005iii@163.com
通信联系人：尤志强，(1972-)，男，博士，副教授，计算机学会会员，研究方向：集成电路设计与测试，
算法设计与分析. E-mail: zq_you@163.com
（湖南大学软件学院，长沙 410082）
摘要：扫描测5 试方法在降低测试复杂性的同时，也带来了功耗上升等问题。本文提出一种高
性能低功耗全扫描电路测试方法，首先识别全扫描电路的时延最长关键路径，然后采用两种
简洁的阻塞结构阻断扫描移位中未处于最长关键路径上输入端的触发器与其输出端的功能
逻辑，最后在功耗和面积开销之间加以权衡。实验结果表明，本文提出的方法在增加适当面
积开销的情况下，显著降低了测试功耗，保持了电路的高性能。
10 关键词：扫描测试；关键路径；阻塞；测试功耗；
 0 引言
集成电路（IC），是电子系统的重要组成部分。近几十年以来，随着超大规模集成（VLSI）
技术的迅猛发展，芯片中晶体管的数目成指数倍增加，集成电路的测试变得越来越困难，集
30 成电路的测试日益成为一个挑战。为了降低测试的复杂性，一些可测性设计（DFT）方法被
提出来，如：扫描设计、内建自测试(BIST)，边界扫描技术等。
近些年来，功率消耗成为VLSI 电路设计、测试中的最重要的因素之一。测试功耗主要
来自于测试过程中电路时序单元和组合单元发生逻辑值的跳变（逻辑1->逻辑0，逻辑0->
逻辑1）。如果测试功耗过高，会引发很多的问题[1]，如降低IC 的可靠性，甚至烧坏整个
35 VLSI 电路，增加产品的成本。
目前，降低集成电路测试功耗的方法主要有：1)测试向量和扫描单元重排序，该方法利
用扫描单元间的向量关联度和响应关联度对扫描单元进行重排序，降低电路的扫描移位功
耗，但是这些方法很可能会增加布线复杂性，引起性能降低等问题；2) 无关位填充技术 ，
该技术主要利用ATPG 中无关位并进行优化，在保持原有ATPG 故障覆盖率的情况下，产
40 生低功耗的测试向量，降低测试功耗；3)对测试结构进行修改[2]，修改测试结构的基本思想
 是通过引入附加逻辑，电路在测试向量扫入过程中只有一部分扫描时序单元及其后继组合单
元发生跳变，但是这种方法引入附加逻辑带来了面积开销，而且会导致电路性能下降。
本文在分析研究前人工作的基础上，提出了一种高性能低功耗全扫描电路测试方法。这
种方法首先识别全扫描电路的时延最长关键路径，然后采用两种简洁的阻塞结构阻断扫描移
位中未45 处于最长关键路径上输入端的触发器与其输出端的功能逻辑，因为阻塞结构加在关键
路径上会引入额外的时延，从而导致集成电路性能的下降。最后权衡功耗和面积开销，引入
面积开销大则功耗降低多，反之面积开销小则功耗降低也少。
1 预备知识
这部分主要介绍前人的工作。文献[3~4]提出一种阻塞结构，如图1 所示，利用提出的
50 阻塞结构阻塞对电路内部跳变影响较大的1%-3%的功能路径，电路中组合逻辑的扫描移位
跳变数得到了很大的降低。
(a) (b)
图 1 阻塞结构
55
如图1 所示，图1(b)在图1(a)的基础上添加了额外的阻塞结构。在扫描移位过程中，扫
描使能信号se 设置为1，与门和se 相连的一个输入端保持为低电平0，从而阻塞了触发器
和功能组合逻辑电路之间的功能路径。在扫描捕获和正常的工作过程中，扫描使能信号se
设置为0，触发器驱动组合逻辑，扫描电路正常工作。但是文献[3~4]提出的方法很可能将阻
60 塞结构添加在关键路径上，从而导致电路性能的下降。
2 提出的方法
本文在分析研究前人工作的基础上，提出了一种新的高性能低功耗全扫描电路测试方
法。提出的方法首先采用改进的深度优先搜索算法识别最长关键路径，然后修改电路文件分
别添加两种阻塞结构，最后在功耗降低和面积开销之间加以权衡。
65 2.1 识别时延最长关键路径
在全扫描电路中要识别时延最长关键路径，首先要把时序电路转化成组合逻辑电路。我
们去掉全扫描电路的触发器，把触发器的输入端视为伪原始输出(PPO)，触发器的输出端视
为伪原始输入(PPI)，这样就把一个时序电路转化成为组合逻辑电路。
紧接着，采用文献[5]提出的改进的深度优先搜索算法来寻找电路的关键路径。在算法
70 中，先设置Tmin 和Tmax 简化电路，去掉电路中时延较短的路径；然后依次从原始输入(PI)
和伪原始输入端(PPI)进行深度优先搜索，在搜索中路径延伸时要调用ATPG 判断路径是否
可敏化，最后比较各路径时延长度得出时延最长关键路径。
 图 2 识别关键路径
75
图2 给出了一个识别时延最长关键路径的简单例子。图2 逻辑门中的数字2、3 等表示
门的时延，设置Tmin=9，Tmax 为最长物理路径时延，这里为12，去掉路径a-e-p1，d-f-p2，
b-k-h-p1，c-k-h-p1，从输入端a,b,c,d 进行深度优先搜索然后比较路径时延长度得出关键路径
为b-k-h-g-p2 和c-k-h-g-p2。
80 2.2 添加逻辑阻塞功能路径
在部分中，我们采用图3 所示的阻塞结构进行阻塞，以降低面积开销。采用的阻塞结构
如下图所示：
(a) 0 阻塞 (b) 1 阻塞
85 图 3 采用的阻塞结构
图3 (a)的结构为一种0 阻塞的结构，而图3 (b)所示的结构为一种1 阻塞的结构。我们
在电路文件中分别添加两种阻塞结构，修改对应的电路描述文件。添加阻塞结构的时候，有
部分电路的少量路径在加入额外的结构以后，可能会超过时延最长关键路径的时延，影响电
90 路的性能，对于这部分路径我们不加以阻塞。
2.3 权衡功耗和面积开销
在功耗显著降低的情况下，为了进一步降低面积开销，我们提出一种识别功耗敏感扫
描单元的方法(功耗敏感扫描单元是指对电路内部跳变影响较大的触发器)。这种方法根据触
发器的扇出锥的大小来判断这个触发器对电路内部跳变的影响。触发器的扇出锥越大则说明
95 这个触发器对电路内部跳变的影响越大。如图4 所示，S27 电路中触发器G7 影响的门数为
7，而触发器G5 影响的门数为3。那么G7 对电路内部跳变的影响比G5 大。
图 4 S27 逻辑图
 在阻塞的时候我们选取部分扇出锥小的触发器，不阻塞这部分触发器和组合逻辑之间的
功能路径，降低面积开100 销。在扫描移位过程中，由于阻塞了扇出锥大的触发器和组合逻辑之
间的功能路径，所以功耗仍然降低比较多。这样我们就可以在功耗和面积开销之间加以权衡，
对于一些功耗要求高的电路我们多阻塞功能路径，适当增大面积开销，多降低功耗；对于一
些面积开销贵的电路我们少阻塞功能路径，降低面积开销，适当降低功耗。
3 实验结果及分析
105 本文针对全扫描ISCAS89 标准电路进行了仿真实验，仿真实验采用C 语言进行实现，
在PentiumIV2.93GHZ，4G 内存的台式机上运行。
3.1 功耗降低
表1 给出了仿真实验结果。表格的前2 列分别给出了电路名称(Circuit)和扫描单元的数
目(#FF)。第3 列给出了阻塞未在关键路径上的扫描单元数(#FF1)，第4 列和第5 列给出采用
110 0 阻塞结构，扫描移位功耗的降低(Power Red.1)和面积开销(OH1)，第6 列和第7 列给出采
用1 阻塞结构，扫描移位功耗的降低(Power Red.2)和面积开销(OH2)。第8 列给出选取部分
扇出锥小的触发器未阻塞，阻塞的功耗敏感扫描单元数(#FF2)，第9 列和第10 列给出采用0
阻塞结构阻塞部分功耗敏感扫描单元，扫描移位功耗的降低(Power Red.1)和面积开销(OH1)，
第11 列和第12 列给出采用1 阻塞结构阻塞部分功耗敏感扫描单元，扫描移位功耗的降低
115 (Power Red.2)和面积开销(OH2)。
从实验结果中我们可以看出阻塞扫描单元较多时，功耗降低多但是面积开销大；阻塞的
扫描单元减少后，功耗降低量也随之减少，面积开销随之降低。两种阻塞结构由于在电路中
添加的逻辑不同，在统计跳变数的时候，也会产生差异。和文献[4]提出的方法进行比较，
文献[4]中的方法由于选取阻塞的扫描单元较少，组合逻辑跳变数最多平均降低了38%。提
120 出的方法阻塞的扫描单元较多，因此扫描移位功耗降低较多而且考虑了触发器跳变，两种阻
塞结构最多平均降低了62.43%和62.19%，明显优于文献[4]提出的方法，但是面积开销也相
应的增加。
3.2 面积开销
由于本文提出的方法在电路中添加了额外的逻辑，因而引入了面积开销。表1 实验结果
125 中给出的均为相对原始电路的面积开销。
表1 实验结果
阻塞未在关键路径上的扫描单元 阻塞部分功耗敏感扫描单元
Circui
t
#FF
#FF
1 PR1(%
)
OH1(
%)
PR2(%
)
OH2
(%)
#FF
2 PR1(%
)
OH1(
%)
PR2(%
)
OH2(
%)
s9234 228 218 61.01 4.66 57.61 3.11 135 55.21 2.96 51.88 1.97
s1320
7
669 667 56.76 7.44 59.15 4.97 480 42.24 5.36 43.44 3.58
s1585
0
597 595 66.10 6.22 65.49 4.15 418 47.45 4.37 46.28 2.92
s3841
7
163
6
163
4
62.54 6.87 62.92 4.58 996 40.22 4.19 40.06 2.79
s3858
4
145
2
144
8
65.76 6.14 65.78 4.09 850 41.54 3.61 41.37 2.40
Ave.e 62.43 6.26 62.19 4.18 45.33 4.10 44.59 2.73
 4 结 论
集成电路测试方法中，如何降低测试功耗是当前研究的热点问题。在本文中，我们提出
了一种高性能低功耗全扫描电路测试方法，在适当增加面积开销的情况下，显著降低了全扫
描电路的扫130 描移位功耗，保持了电路的高性能。和以往的方法相比，我们提出的方法在功耗
降低和性能方面更具有优势。